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HIGH-SPEED 3.3V 8/4K x 18
SYNCHRONOUS PIPELINED
DUAL-PORT STATIC RAM
IDT70V9359/49L
True Dual-Ported memory cells which allow simultaneous
Features:
◆
access of the same memory location
◆
Full synchronous operation on both ports
– 3.5ns setup to clock and 0ns hold on all control, data, and
address inputs
◆
◆
High-speed clock to data access
– Commercial: 6.5/7.5/9ns (max.)
– Industrial: 7.5ns (max.)
Low-power operation
– Data input, address, and control registers
– Fast 6.5ns clock to data out in the Pipelined output mode
– Self-timed write allows fast cycle time
– 10ns cycle time, 100MHz operation in Pipelined output mode
– IDT70V9359/49L
Active: 450mW (typ.)
Standby: 1.5mW (typ.)
◆
◆
Separate upper-byte and lower-byte controls for
multiplexed bus and bus matching compatibility
LVTTL- compatible, single 3.3V (±0.3V) power supply
◆
◆
◆
Flow-Through or Pipelined output mode on either port via
the FT /PIPE pins
Counter enable and reset features
Dual chip enables allow for depth expansion without
additional logic
◆
◆
◆
Industrial temperature range (–40°C to +85°C) is
available for 83 MHz
Available in a 100-pin Thin Quad Flatpack (TQFP) and 100-
pin Fine Pitch Ball Grid Array (fpBGA) packages
Green parts available, see ordering information
Functional Block Diagram
R/ W L
UB L
R/ W R
UB R
CE 0L
CE 1L
1
0
1
0
CE 0R
CE 1R
LB L
OE L
0/1
0/1
LB R
OE R
FT /PIPE L
0/1
1b 0b
b a
1a 0a
0a 1a
a
b
0b 1b
0/1
FT /PIPE R
I/O 9L -I/O 17L
I/O 0L -I/O 8L
A 12L (1)
I/O
Control
I/O
Control
I/O 9R -I/O 17R
I/O 0R -I/O 8R
A 12R (1)
A 0L
CLK L
ADS L
CNTEN L
Counter/
Address
Reg.
MEMORY
ARRAY
Counter/
Address
Reg.
A 0R
CLK R
ADS R
CNTEN R
CNTRST L
CNTRST R
5638 drw 01
NOTE:
1. A 12 is a NC for IDT70V9349.
JULY 2010
1
?2010 Integrated Device Technology, Inc.
DSC-5638/5
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